鸿氏 发表于 2022-6-28 21:02

Verilog数字时钟设计中遇到了实例化错误，想请教一下




想问问大家应该怎么解决

10086abc 发表于 2022-6-28 21:18

可以可以

鸿氏 发表于 2022-6-28 21:24

10086abc 发表于 2022-6-28 21:18
可以可以

啥可以可以啊？

icie 发表于 2022-6-28 21:39

你例化信号搞反了，应该是
.duan(duan1)

icie 发表于 2022-6-28 21:39

坛子里应该搞硬件前端的比较少哦

鸿氏 发表于 2022-6-28 21:40

icie 发表于 2022-6-28 21:39
你例化信号搞反了，应该是
.duan(duan1)

多谢多谢

鸿氏 发表于 2022-6-28 21:41

icie 发表于 2022-6-28 21:39
坛子里应该搞硬件前端的比较少哦

噢噢谢谢

maozheng110 发表于 2022-6-28 22:08

lovehfs 发表于 2022-6-28 23:19

从基础学起就扎实了

bio12110 发表于 2022-6-29 00:33

膜拜了，这个我看都看不懂
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